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El proceso optimizado de 3 nm logra un 45 % menos de consumo de energía, un 23 % de rendimiento mejorado y un 16 % de área de superficie más pequeña en comparación con el proceso de 5 nm
▲ Los ejecutivos de Samsung Foundry Business y Semiconductor R&D Center levantan tres dedos como un símbolo de 3 nm para celebrar la primera producción de proceso de 3 nm de la empresa con arquitectura GAA.
Samsung Electronics, líder mundial en tecnología de semiconductores, anunció hoy el inicio de la producción inicial de su nodo de proceso de 3 nanómetros (nm) aplicando la arquitectura de transistores Gate-All-Around (GAA).
FET multicanal (MBCFET™), la tecnología GAA de Samsung implementada por primera vez, desafía las limitaciones de rendimiento de FinFET, mejorando la eficiencia energética al reducir el nivel de voltaje de suministro, mientras mejora el rendimiento al aumentar el entrenamiento de capacidad actual.
Samsung lanza la primera aplicación del transistor nanosheet con chips semiconductores para aplicaciones informáticas de bajo consumo y alto rendimiento y planea expandirlo a procesadores móviles.
«Samsung ha crecido rápidamente a medida que continuamos demostrando liderazgo en la aplicación de tecnologías de próxima generación a la fabricación, como la primera compuerta de metal High-K de la industria de la fundición, FinFET, y también buscamos continuar con este liderazgo con el primer proceso de 3 nm del mundo con MBCFET™dijo el Dr. Siyoung Choi, presidente y jefe de negocios de fundición de Samsung Electronics. «Seguiremos innovando activamente en el desarrollo de tecnologías competitivas y construyendo procesos que ayudarán a acelerar la madurez de la tecnología».
▲ (De izquierda a derecha) Michael Jeong, vicepresidente corporativo; Ja-Hum Ku, vicepresidente ejecutivo de la empresa; y Sang Bom Kang, vicepresidente de Samsung Foundry Business, sostienen obleas de 3nm en la línea de producción en el campus de Samsung Electronics Hwaseong.
Optimización de la tecnología de diseño para un PPA maximizado
La tecnología patentada de Samsung utiliza nanoláminas con canales más amplios, lo que permite un mayor rendimiento y una mayor eficiencia energética en comparación con las tecnologías GAA que utilizan nanocables con canales más estrechos. Mediante el uso de la tecnología GAA de 3 nm, Samsung podrá ajustar el ancho del canal de la nanolámina para optimizar el consumo de energía y el rendimiento para satisfacer las diversas necesidades de los clientes.
Además, la flexibilidad de diseño de GAA es muy ventajosa para la cooptimización de tecnología de diseño (DTCO),1 lo que ayuda a aumentar los beneficios de potencia, rendimiento y área (PPA). En comparación con el proceso de 5 nm, el proceso de 3 nm de primera generación puede reducir el consumo de energía hasta en un 45 %, mejorar el rendimiento en un 23 % y reducir el área en un 16 % en comparación con 5 nm, mientras que la generación del proceso de 3 nm de segunda generación reduce consumo de energía hasta en un 50 %, mejora el rendimiento en un 30 % y reduce el área en un 35 %.

Ofrezca infraestructura y servicios de diseño de 3nm con SAFE™ Los socios
A medida que los nodos tecnológicos se vuelven más pequeños y aumentan los requisitos de rendimiento de los chips, los diseñadores de circuitos integrados se enfrentan al desafío de administrar grandes cantidades de datos para verificar productos complejos con más funciones y capacidad de actualización a una escala más estrecha. Para cumplir con estos requisitos, Samsung se esfuerza por brindar un entorno de diseño más estable para reducir el tiempo requerido para el proceso de diseño, verificación y aprobación, al mismo tiempo que mejora la confiabilidad del producto.
Desde el tercer trimestre de 2021, Samsung Electronics ha estado proporcionando una infraestructura de diseño comprobada a través de una amplia preparación con Samsung Advanced Foundry Ecosystem (SAFE™) socios, incluidos Ansys, Cadence, Siemens y Synopsys, para ayudar a los clientes a perfeccionar su producto en menos tiempo.
1 Para obtener más información sobre la cooptimización de la tecnología de diseño (DTCO), consulte los siguientes enlaces:
Encuentre lo óptimo para lo mejor. Parte 1
Encuentre lo óptimo para lo mejor. Parte 2
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